首页 > 热门文献 > 12.5Gbps SerDes CDR中相位锁定环路的设计
摘要: 随着PCI-Express、USB3.0、SATA等通信协议的物理层实现,SerDes(Serializer/Deserializer,SerDes)技术广泛应用于高速串行数据传输领域之中。时钟数据恢复电路(Clock and Data Recovery,CDR)是SerDes系统接收端(SerDes_RX)的核心结构,其主要功能是从输入到SerDes_RX中的高速串行数据中提取出时钟信号并对数据进行重定时,恢复出并行的数据。

 随着PCI-Express、USB3.0、SATA等通信协议的物理层实现,SerDes(Serializer/Deserializer,SerDes)技术广泛应用于高速串行数据传输领域之中。时钟数据恢复电路(Clock and Data Recovery,CDR)是SerDes系统接收端(SerDes_RX)的核心结构,其主要功能是从输入到SerDes_RX中的高速串行数据中提取出时钟信号并对数据进行重定时,恢复出并行的数据。

  本课题主要研究12.5Gbps SerDes CDR中相位锁定环路的设计。首先,基于对系统级高速SerDes CDR设计技术的研究以及对不同结构的CDR电路的抖动、功耗、芯片面积等技术指标进行对比分析,采用基于锁相环原理的双环路、1/4速率CDR电路作为本课题的核心拓扑结构,并提出了一种双切换精度锁定检测电路来控制频率锁定环路和相位锁定环路的切换。基于1/4速率鉴相的工作原理,本课题利用串并转换电路(DEMUX4to20)对恢复出的四路信号进行串并转换处理,完成高速串行数据到并行数据的转换。然后,基于Verilog A,进行了12.5G SerDes CDR电路的行为级模型和PRBS10模型的建模以及行为级仿真验证等工作,完成了相位锁定环路核心参数的设计与优化。最后,基于对高速SerDes CDR电路设计技术的研究,本课题采用高速电流模电路作为高速CDR电路的核心拓扑结构,并基于GF55nm CMOS工艺完成了相位锁定环路、LD、DEMUX4to20等电路和版图的设计。将频率锁定环路的版图与本课题设计的相位锁定环路、LD、DEMUX4to20等电路的版图进行整合得到12.5GbpsSerDes CDR电路的版图,并完成了DRC、LVS以及版图后仿真验证。

  12.5Gbps SerDesCDR电路的版图面积为246.5μm×136.2μm。版图后仿真结果表明:本课题设计的SerDes CDR电路输出码率为625Mbps的20位并行数据,实现了对12.5Gbps串行输入数据的时钟数据恢复以及串并转换的功能,双切换精度LD电路可以控制整个CDR电路的切换,频率锁定环路的切换精度为9.99ps,相位锁定环路的切换精度为169.44ps。CDR电路恢复出的时钟和数据的抖动的峰峰值(Jpp)分别为0.042UI和0.044UI,在1.2V电源电压下测得CDR电路的总功耗为63.6mW。本课题设计的12.5Gbps SerDes CDR电路功能正确,恢复出的时钟和数据的峰峰值抖动和整体系统的功耗满足技术指标要求。